pcie.h

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/*
 * Copyright (c) 2019 Intel Corporation
 *
 * SPDX-License-Identifier: Apache-2.0
 */
 
#ifndef ZEPHYR_INCLUDE_DRIVERS_PCIE_PCIE_H_
#define ZEPHYR_INCLUDE_DRIVERS_PCIE_PCIE_H_
 
#include <stddef.h>
#include <zephyr/devicetree.h>
#include <zephyr/dt-bindings/pcie/pcie.h>
#include <zephyr/types.h>
#include <zephyr/kernel.h>
#include <zephyr/sys/iterable_sections.h>
 
#ifdef __cplusplus
extern "C" {
#endif
 
typedef uint32_t pcie_bdf_t;
 
typedef uint32_t pcie_id_t;
 
/* Helper macro to exclude invalid PCIe identifiers. We should really only
 * need to look for PCIE_ID_NONE, but because of some broken PCI host controllers
 * we have try cases where both VID & DID are zero or just one of them is
 * zero (0x0000) and the other is all ones (0xFFFF).
 */
#define PCIE_ID_IS_VALID(id) ((id != PCIE_ID_NONE) && \
                              (id != PCIE_ID(0x0000, 0x0000)) && \
                              (id != PCIE_ID(0xFFFF, 0x0000)) && \
                              (id != PCIE_ID(0x0000, 0xFFFF)))
 
struct pcie_dev {
        pcie_bdf_t bdf;
        pcie_id_t  id;
        uint32_t   class_rev;
        uint32_t   class_rev_mask;
};
 
#define Z_DEVICE_PCIE_NAME(node_id) _CONCAT(pcie_dev_, DT_DEP_ORD(node_id))
 
#define PCIE_DT_ID(node_id) PCIE_ID(DT_PROP_OR(node_id, vendor_id, 0xffff), \
                                    DT_PROP_OR(node_id, device_id, 0xffff))
 
#define PCIE_DT_INST_ID(inst) PCIE_DT_ID(DT_DRV_INST(inst))
 
#define DEVICE_PCIE_DECLARE(node_id)                                        \
        STRUCT_SECTION_ITERABLE(pcie_dev, Z_DEVICE_PCIE_NAME(node_id)) = {  \
                .bdf = PCIE_BDF_NONE,                                       \
                .id = PCIE_DT_ID(node_id),                                  \
                .class_rev = DT_PROP_OR(node_id, class_rev, 0),             \
                .class_rev_mask = DT_PROP_OR(node_id, class_rev_mask, 0),   \
        }
 
#define DEVICE_PCIE_INST_DECLARE(inst) DEVICE_PCIE_DECLARE(DT_DRV_INST(inst))
 
#define DEVICE_PCIE_INIT(node_id, name) .name = &Z_DEVICE_PCIE_NAME(node_id)
 
#define DEVICE_PCIE_INST_INIT(inst, name) \
        DEVICE_PCIE_INIT(DT_DRV_INST(inst), name)
 
struct pcie_bar {
        uintptr_t phys_addr;
        size_t size;
};
 
/*
 * These functions are arch-, board-, or SoC-specific.
 */
 
extern uint32_t pcie_conf_read(pcie_bdf_t bdf, unsigned int reg);
 
extern void pcie_conf_write(pcie_bdf_t bdf, unsigned int reg, uint32_t data);
 
typedef bool (*pcie_scan_cb_t)(pcie_bdf_t bdf, pcie_id_t id, void *cb_data);
 
enum {
        PCIE_SCAN_RECURSIVE = BIT(0),
        PCIE_SCAN_CB_ALL = BIT(1),
};
 
struct pcie_scan_opt {
        uint8_t bus;
 
        pcie_scan_cb_t cb;
 
        void *cb_data;
 
        uint32_t flags;
};
 
int pcie_scan(const struct pcie_scan_opt *opt);
 
extern bool pcie_get_mbar(pcie_bdf_t bdf,
                          unsigned int bar_index,
                          struct pcie_bar *mbar);
 
extern bool pcie_probe_mbar(pcie_bdf_t bdf,
                            unsigned int index,
                            struct pcie_bar *mbar);
 
extern bool pcie_get_iobar(pcie_bdf_t bdf,
                           unsigned int bar_index,
                           struct pcie_bar *iobar);
 
extern bool pcie_probe_iobar(pcie_bdf_t bdf,
                             unsigned int index,
                             struct pcie_bar *iobar);
 
extern void pcie_set_cmd(pcie_bdf_t bdf, uint32_t bits, bool on);
 
#ifndef CONFIG_PCIE_CONTROLLER
extern unsigned int pcie_alloc_irq(pcie_bdf_t bdf);
#endif /* CONFIG_PCIE_CONTROLLER */
 
extern unsigned int pcie_get_irq(pcie_bdf_t bdf);
 
extern void pcie_irq_enable(pcie_bdf_t bdf, unsigned int irq);
 
extern uint32_t pcie_get_cap(pcie_bdf_t bdf, uint32_t cap_id);
 
extern uint32_t pcie_get_ext_cap(pcie_bdf_t bdf, uint32_t cap_id);
 
extern bool pcie_connect_dynamic_irq(pcie_bdf_t bdf,
                                     unsigned int irq,
                                     unsigned int priority,
                                     void (*routine)(const void *parameter),
                                     const void *parameter,
                                     uint32_t flags);
 
#define PCIE_HOST_CONTROLLER(n) PCIE_BDF(0, 0, n)
 
/*
 * Configuration word 13 contains the head of the capabilities list.
 */
 
#define PCIE_CONF_CAPPTR        13U     /* capabilities pointer */
#define PCIE_CONF_CAPPTR_FIRST(w)       (((w) >> 2) & 0x3FU)
 
/*
 * The first word of every capability contains a capability identifier,
 * and a link to the next capability (or 0) in configuration space.
 */
 
#define PCIE_CONF_CAP_ID(w)             ((w) & 0xFFU)
#define PCIE_CONF_CAP_NEXT(w)           (((w) >> 10) & 0x3FU)
 
/*
 * The extended PCI Express capabilities lie at the end of the PCI configuration space
 */
 
#define PCIE_CONF_EXT_CAPPTR    64U
 
/*
 * The first word of every capability contains an extended capability identifier,
 * and a link to the next capability (or 0) in the extended configuration space.
 */
 
#define PCIE_CONF_EXT_CAP_ID(w)         ((w) & 0xFFFFU)
#define PCIE_CONF_EXT_CAP_VER(w)        (((w) >> 16) & 0xFU)
#define PCIE_CONF_EXT_CAP_NEXT(w)       (((w) >> 20) & 0xFFFU)
 
/*
 * Configuration word 0 aligns directly with pcie_id_t.
 */
 
#define PCIE_CONF_ID            0U
 
/*
 * Configuration word 1 contains command and status bits.
 */
 
#define PCIE_CONF_CMDSTAT       1U      /* command/status register */
 
#define PCIE_CONF_CMDSTAT_IO            0x00000001U  /* I/O access enable */
#define PCIE_CONF_CMDSTAT_MEM           0x00000002U  /* mem access enable */
#define PCIE_CONF_CMDSTAT_MASTER        0x00000004U  /* bus master enable */
#define PCIE_CONF_CMDSTAT_SERR          0x00000010U  /* SERR# enable */
#define PCIE_CONF_CMDSTAT_INTERRUPT     0x00080000U  /* interrupt status */
#define PCIE_CONF_CMDSTAT_CAPS          0x00100000U  /* capabilities list */
 
/*
 * Configuration word 2 has additional function identification that
 * we only care about for debug output (PCIe shell commands).
 */
 
#define PCIE_CONF_CLASSREV      2U      /* class/revision register */
 
#define PCIE_CONF_CLASSREV_CLASS(w)     (((w) >> 24) & 0xFFU)
#define PCIE_CONF_CLASSREV_SUBCLASS(w)  (((w) >> 16) & 0xFFU)
#define PCIE_CONF_CLASSREV_PROGIF(w)    (((w) >> 8) & 0xFFU)
#define PCIE_CONF_CLASSREV_REV(w)       ((w) & 0xFFU)
 
/*
 * The only part of configuration word 3 that is of interest to us is
 * the header type, as we use it to distinguish functional endpoints
 * from bridges (which are, for our purposes, transparent).
 */
 
#define PCIE_CONF_TYPE          3U
 
#define PCIE_CONF_MULTIFUNCTION(w)      (((w) & 0x00800000U) != 0U)
#define PCIE_CONF_TYPE_BRIDGE(w)        (((w) & 0x007F0000U) != 0U)
#define PCIE_CONF_TYPE_GET(w)           (((w) >> 16) & 0x7F)
 
#define PCIE_CONF_TYPE_STANDARD         0x0U
#define PCIE_CONF_TYPE_PCI_BRIDGE       0x1U
#define PCIE_CONF_TYPE_CARDBUS_BRIDGE   0x2U
 
/*
 * Words 4-9 are BARs are I/O or memory decoders. Memory decoders may
 * be 64-bit decoders, in which case the next configuration word holds
 * the high-order bits (and is, thus, not a BAR itself).
 */
 
#define PCIE_CONF_BAR0          4U
#define PCIE_CONF_BAR1          5U
#define PCIE_CONF_BAR2          6U
#define PCIE_CONF_BAR3          7U
#define PCIE_CONF_BAR4          8U
#define PCIE_CONF_BAR5          9U
 
#define PCIE_CONF_BAR_IO(w)             (((w) & 0x00000001U) == 0x00000001U)
#define PCIE_CONF_BAR_MEM(w)            (((w) & 0x00000001U) != 0x00000001U)
#define PCIE_CONF_BAR_64(w)             (((w) & 0x00000006U) == 0x00000004U)
#define PCIE_CONF_BAR_ADDR(w)           ((w) & ~0xfUL)
#define PCIE_CONF_BAR_IO_ADDR(w)        ((w) & ~0x3UL)
#define PCIE_CONF_BAR_FLAGS(w)          ((w) & 0xfUL)
#define PCIE_CONF_BAR_NONE              0U
 
#define PCIE_CONF_BAR_INVAL             0xFFFFFFF0U
#define PCIE_CONF_BAR_INVAL64           0xFFFFFFFFFFFFFFF0UL
 
#define PCIE_CONF_BAR_INVAL_FLAGS(w)                    \
        ((((w) & 0x00000006U) == 0x00000006U) ||        \
         (((w) & 0x00000006U) == 0x00000002U))
 
/*
 * Type 1 Header has files related to bus management
 */
#define PCIE_BUS_NUMBER         6U
 
#define PCIE_BUS_PRIMARY_NUMBER(w)      ((w) & 0xffUL)
#define PCIE_BUS_SECONDARY_NUMBER(w)    (((w) >> 8) & 0xffUL)
#define PCIE_BUS_SUBORDINATE_NUMBER(w)  (((w) >> 16) & 0xffUL)
#define PCIE_SECONDARY_LATENCY_TIMER(w) (((w) >> 24) & 0xffUL)
 
#define PCIE_BUS_NUMBER_VAL(prim, sec, sub, lat) \
        (((prim) & 0xffUL) |                     \
         (((sec) & 0xffUL) << 8) |               \
         (((sub) & 0xffUL) << 16) |              \
         (((lat) & 0xffUL) << 24))
 
/*
 * Type 1 words 7 to 12 setups Bridge Memory base and limits
 */
#define PCIE_IO_SEC_STATUS      7U
 
#define PCIE_IO_BASE(w)         ((w) & 0xffUL)
#define PCIE_IO_LIMIT(w)        (((w) >> 8) & 0xffUL)
#define PCIE_SEC_STATUS(w)      (((w) >> 16) & 0xffffUL)
 
#define PCIE_IO_SEC_STATUS_VAL(iob, iol, sec_status) \
        (((iob) & 0xffUL) |                          \
         (((iol) & 0xffUL) << 8) |                   \
         (((sec_status) & 0xffffUL) << 16))
 
#define PCIE_MEM_BASE_LIMIT     8U
 
#define PCIE_MEM_BASE(w)        ((w) & 0xffffUL)
#define PCIE_MEM_LIMIT(w)       (((w) >> 16) & 0xffffUL)
 
#define PCIE_MEM_BASE_LIMIT_VAL(memb, meml) \
        (((memb) & 0xffffUL) |              \
         (((meml) & 0xffffUL) << 16))
 
#define PCIE_PREFETCH_BASE_LIMIT        9U
 
#define PCIE_PREFETCH_BASE(w)   ((w) & 0xffffUL)
#define PCIE_PREFETCH_LIMIT(w)  (((w) >> 16) & 0xffffUL)
 
#define PCIE_PREFETCH_BASE_LIMIT_VAL(pmemb, pmeml) \
        (((pmemb) & 0xffffUL) |                    \
         (((pmeml) & 0xffffUL) << 16))
 
#define PCIE_PREFETCH_BASE_UPPER        10U
 
#define PCIE_PREFETCH_LIMIT_UPPER       11U
 
#define PCIE_IO_BASE_LIMIT_UPPER        12U
 
#define PCIE_IO_BASE_UPPER(w)   ((w) & 0xffffUL)
#define PCIE_IO_LIMIT_UPPER(w)  (((w) >> 16) & 0xffffUL)
 
#define PCIE_IO_BASE_LIMIT_UPPER_VAL(iobu, iolu) \
        (((iobu) & 0xffffUL) |                   \
         (((iolu) & 0xffffUL) << 16))
 
/*
 * Word 15 contains information related to interrupts.
 *
 * We're only interested in the low byte, which is [supposed to be] set by
 * the firmware to indicate which wire IRQ the device interrupt is routed to.
 */
 
#define PCIE_CONF_INTR          15U
 
#define PCIE_CONF_INTR_IRQ(w)   ((w) & 0xFFU)
#define PCIE_CONF_INTR_IRQ_NONE 0xFFU  /* no interrupt routed */
 
#define PCIE_MAX_BUS  (0xFFFFFFFFU & PCIE_BDF_BUS_MASK)
#define PCIE_MAX_DEV  (0xFFFFFFFFU & PCIE_BDF_DEV_MASK)
#define PCIE_MAX_FUNC (0xFFFFFFFFU & PCIE_BDF_FUNC_MASK)
 
#define PCIE_IRQ_CONNECT(bdf_p, irq_p, priority_p,                      \
                         isr_p, isr_param_p, flags_p)                   \
        ARCH_PCIE_IRQ_CONNECT(bdf_p, irq_p, priority_p,                 \
                              isr_p, isr_param_p, flags_p)
 
#ifdef __cplusplus
}
#endif
 
#endif /* ZEPHYR_INCLUDE_DRIVERS_PCIE_PCIE_H_ */