gd32e50x.h File Reference

#include "gd32-common.h"

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Macros
Register offsets
#define	GD32_APB2RST_OFFSET   0x0CU
#define	GD32_APB1RST_OFFSET   0x10U
#define	GD32_AHBRST_OFFSET   0x28U
#define	GD32_ADDAPB1RST_OFFSET   0xE0U
Clock enable/disable definitions for peripherals
#define	GD32_RESET_AFIO   GD32_RESET_CONFIG(APB2RST, 0U)
#define	GD32_RESET_GPIOA   GD32_RESET_CONFIG(APB2RST, 2U)
#define	GD32_RESET_GPIOB   GD32_RESET_CONFIG(APB2RST, 3U)
#define	GD32_RESET_GPIOC   GD32_RESET_CONFIG(APB2RST, 4U)
#define	GD32_RESET_GPIOD   GD32_RESET_CONFIG(APB2RST, 5U)
#define	GD32_RESET_GPIOE   GD32_RESET_CONFIG(APB2RST, 6U)
#define	GD32_RESET_GPIOF   GD32_RESET_CONFIG(APB2RST, 7U)
#define	GD32_RESET_GPIOG   GD32_RESET_CONFIG(APB2RST, 8U)
#define	GD32_RESET_ADC0   GD32_RESET_CONFIG(APB2RST, 9U)
#define	GD32_RESET_ADC1   GD32_RESET_CONFIG(APB2RST, 10U)
#define	GD32_RESET_TIMER0   GD32_RESET_CONFIG(APB2RST, 11U)
#define	GD32_RESET_SPI0   GD32_RESET_CONFIG(APB2RST, 12U)
#define	GD32_RESET_TIMER7   GD32_RESET_CONFIG(APB2RST, 13U)
#define	GD32_RESET_USART0   GD32_RESET_CONFIG(APB2RST, 14U)
#define	GD32_RESET_ADC2   GD32_RESET_CONFIG(APB2RST, 15U)
#define	GD32_RESET_TIMER8   GD32_RESET_CONFIG(APB2RST, 19U)
#define	GD32_RESET_TIMER9   GD32_RESET_CONFIG(APB2RST, 20U)
#define	GD32_RESET_TIMER10   GD32_RESET_CONFIG(APB2RST, 21U)
#define	GD32_RESET_USART5   GD32_RESET_CONFIG(APB2RST, 28U)
#define	GD32_RESET_SHRTIMER   GD32_RESET_CONFIG(APB2RST, 29U)
#define	GD32_RESET_CMP   GD32_RESET_CONFIG(APB2RST, 31U)
#define	GD32_RESET_TIMER1   GD32_RESET_CONFIG(APB1RST, 0U)
#define	GD32_RESET_TIMER2   GD32_RESET_CONFIG(APB1RST, 1U)
#define	GD32_RESET_TIMER3   GD32_RESET_CONFIG(APB1RST, 2U)
#define	GD32_RESET_TIMER4   GD32_RESET_CONFIG(APB1RST, 2U)
#define	GD32_RESET_TIMER5   GD32_RESET_CONFIG(APB1RST, 4U)
#define	GD32_RESET_TIMER6   GD32_RESET_CONFIG(APB1RST, 5U)
#define	GD32_RESET_TIMER11   GD32_RESET_CONFIG(APB1RST, 6U)
#define	GD32_RESET_TIMER12   GD32_RESET_CONFIG(APB1RST, 7U)
#define	GD32_RESET_TIMER13   GD32_RESET_CONFIG(APB1RST, 8U)
#define	GD32_RESET_WWDGT   GD32_RESET_CONFIG(APB1RST, 11U)
#define	GD32_RESET_SPI1   GD32_RESET_CONFIG(APB1RST, 14U)
#define	GD32_RESET_SPI2   GD32_RESET_CONFIG(APB1RST, 15U)
#define	GD32_RESET_USART1   GD32_RESET_CONFIG(APB1RST, 17U)
#define	GD32_RESET_USART2   GD32_RESET_CONFIG(APB1RST, 18U)
#define	GD32_RESET_UART3   GD32_RESET_CONFIG(APB1RST, 19U)
#define	GD32_RESET_UART4   GD32_RESET_CONFIG(APB1RST, 20U)
#define	GD32_RESET_I2C0   GD32_RESET_CONFIG(APB1RST, 21U)
#define	GD32_RESET_I2C1   GD32_RESET_CONFIG(APB1RST, 22U)
#define	GD32_RESET_I2C2   GD32_RESET_CONFIG(APB1RST, 24U)
#define	GD32_RESET_CAN0   GD32_RESET_CONFIG(APB1RST, 25U)
#define	GD32_RESET_CAN1   GD32_RESET_CONFIG(APB1RST, 26U)
#define	GD32_RESET_BKPI   GD32_RESET_CONFIG(APB1RST, 27U)
#define	GD32_RESET_PMU   GD32_RESET_CONFIG(APB1RST, 28U)
#define	GD32_RESET_DAC   GD32_RESET_CONFIG(APB1RST, 29U)
#define	GD32_RESET_USBFS   GD32_RESET_CONFIG(AHBRST, 12U)
#define	GD32_RESET_ENET   GD32_RESET_CONFIG(AHBRST, 14U)
#define	GD32_RESET_TMU   GD32_RESET_CONFIG(AHBRST, 30U)
#define	GD32_RESET_SQPI   GD32_RESET_CONFIG(AHBRST, 31U)
#define	GD32_RESET_CTC   GD32_RESET_CONFIG(ADDAPB1RST, 27U)
#define	GD32_RESET_CAN2   GD32_RESET_CONFIG(ADDAPB1RST, 31U)

Macro Definition Documentation

GD32_ADDAPB1RST_OFFSET

#define GD32_ADDAPB1RST_OFFSET   0xE0U

GD32_AHBRST_OFFSET

#define GD32_AHBRST_OFFSET   0x28U

GD32_APB1RST_OFFSET

#define GD32_APB1RST_OFFSET   0x10U

GD32_APB2RST_OFFSET

#define GD32_APB2RST_OFFSET   0x0CU

GD32_RESET_ADC0

#define GD32_RESET_ADC0   GD32_RESET_CONFIG(APB2RST, 9U)

GD32_RESET_ADC1

#define GD32_RESET_ADC1   GD32_RESET_CONFIG(APB2RST, 10U)

GD32_RESET_ADC2

#define GD32_RESET_ADC2   GD32_RESET_CONFIG(APB2RST, 15U)

GD32_RESET_AFIO

#define GD32_RESET_AFIO   GD32_RESET_CONFIG(APB2RST, 0U)

GD32_RESET_BKPI

#define GD32_RESET_BKPI   GD32_RESET_CONFIG(APB1RST, 27U)

GD32_RESET_CAN0

#define GD32_RESET_CAN0   GD32_RESET_CONFIG(APB1RST, 25U)

GD32_RESET_CAN1

#define GD32_RESET_CAN1   GD32_RESET_CONFIG(APB1RST, 26U)

GD32_RESET_CAN2

#define GD32_RESET_CAN2   GD32_RESET_CONFIG(ADDAPB1RST, 31U)

GD32_RESET_CMP

#define GD32_RESET_CMP   GD32_RESET_CONFIG(APB2RST, 31U)

GD32_RESET_CTC

#define GD32_RESET_CTC   GD32_RESET_CONFIG(ADDAPB1RST, 27U)

GD32_RESET_DAC

#define GD32_RESET_DAC   GD32_RESET_CONFIG(APB1RST, 29U)

GD32_RESET_ENET

#define GD32_RESET_ENET   GD32_RESET_CONFIG(AHBRST, 14U)

GD32_RESET_GPIOA

#define GD32_RESET_GPIOA   GD32_RESET_CONFIG(APB2RST, 2U)

GD32_RESET_GPIOB

#define GD32_RESET_GPIOB   GD32_RESET_CONFIG(APB2RST, 3U)

GD32_RESET_GPIOC

#define GD32_RESET_GPIOC   GD32_RESET_CONFIG(APB2RST, 4U)

GD32_RESET_GPIOD

#define GD32_RESET_GPIOD   GD32_RESET_CONFIG(APB2RST, 5U)

GD32_RESET_GPIOE

#define GD32_RESET_GPIOE   GD32_RESET_CONFIG(APB2RST, 6U)

GD32_RESET_GPIOF

#define GD32_RESET_GPIOF   GD32_RESET_CONFIG(APB2RST, 7U)

GD32_RESET_GPIOG

#define GD32_RESET_GPIOG   GD32_RESET_CONFIG(APB2RST, 8U)

GD32_RESET_I2C0

#define GD32_RESET_I2C0   GD32_RESET_CONFIG(APB1RST, 21U)

GD32_RESET_I2C1

#define GD32_RESET_I2C1   GD32_RESET_CONFIG(APB1RST, 22U)

GD32_RESET_I2C2

#define GD32_RESET_I2C2   GD32_RESET_CONFIG(APB1RST, 24U)

GD32_RESET_PMU

#define GD32_RESET_PMU   GD32_RESET_CONFIG(APB1RST, 28U)

GD32_RESET_SHRTIMER

#define GD32_RESET_SHRTIMER   GD32_RESET_CONFIG(APB2RST, 29U)

GD32_RESET_SPI0

#define GD32_RESET_SPI0   GD32_RESET_CONFIG(APB2RST, 12U)

GD32_RESET_SPI1

#define GD32_RESET_SPI1   GD32_RESET_CONFIG(APB1RST, 14U)

GD32_RESET_SPI2

#define GD32_RESET_SPI2   GD32_RESET_CONFIG(APB1RST, 15U)

GD32_RESET_SQPI

#define GD32_RESET_SQPI   GD32_RESET_CONFIG(AHBRST, 31U)

GD32_RESET_TIMER0

#define GD32_RESET_TIMER0   GD32_RESET_CONFIG(APB2RST, 11U)

GD32_RESET_TIMER1

#define GD32_RESET_TIMER1   GD32_RESET_CONFIG(APB1RST, 0U)

GD32_RESET_TIMER10

#define GD32_RESET_TIMER10   GD32_RESET_CONFIG(APB2RST, 21U)

GD32_RESET_TIMER11

#define GD32_RESET_TIMER11   GD32_RESET_CONFIG(APB1RST, 6U)

GD32_RESET_TIMER12

#define GD32_RESET_TIMER12   GD32_RESET_CONFIG(APB1RST, 7U)

GD32_RESET_TIMER13

#define GD32_RESET_TIMER13   GD32_RESET_CONFIG(APB1RST, 8U)

GD32_RESET_TIMER2

#define GD32_RESET_TIMER2   GD32_RESET_CONFIG(APB1RST, 1U)

GD32_RESET_TIMER3

#define GD32_RESET_TIMER3   GD32_RESET_CONFIG(APB1RST, 2U)

GD32_RESET_TIMER4

#define GD32_RESET_TIMER4   GD32_RESET_CONFIG(APB1RST, 2U)

GD32_RESET_TIMER5

#define GD32_RESET_TIMER5   GD32_RESET_CONFIG(APB1RST, 4U)

GD32_RESET_TIMER6

#define GD32_RESET_TIMER6   GD32_RESET_CONFIG(APB1RST, 5U)

GD32_RESET_TIMER7

#define GD32_RESET_TIMER7   GD32_RESET_CONFIG(APB2RST, 13U)

GD32_RESET_TIMER8

#define GD32_RESET_TIMER8   GD32_RESET_CONFIG(APB2RST, 19U)

GD32_RESET_TIMER9

#define GD32_RESET_TIMER9   GD32_RESET_CONFIG(APB2RST, 20U)

GD32_RESET_TMU

#define GD32_RESET_TMU   GD32_RESET_CONFIG(AHBRST, 30U)

GD32_RESET_UART3

#define GD32_RESET_UART3   GD32_RESET_CONFIG(APB1RST, 19U)

GD32_RESET_UART4

#define GD32_RESET_UART4   GD32_RESET_CONFIG(APB1RST, 20U)

GD32_RESET_USART0

#define GD32_RESET_USART0   GD32_RESET_CONFIG(APB2RST, 14U)

GD32_RESET_USART1

#define GD32_RESET_USART1   GD32_RESET_CONFIG(APB1RST, 17U)

GD32_RESET_USART2

#define GD32_RESET_USART2   GD32_RESET_CONFIG(APB1RST, 18U)

GD32_RESET_USART5

#define GD32_RESET_USART5   GD32_RESET_CONFIG(APB2RST, 28U)

GD32_RESET_USBFS

#define GD32_RESET_USBFS   GD32_RESET_CONFIG(AHBRST, 12U)

GD32_RESET_WWDGT

#define GD32_RESET_WWDGT   GD32_RESET_CONFIG(APB1RST, 11U)