renesas_rza_clock.h File Reference

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Macros
#define	RZ_IP_MASK   0xFF000000UL
#define	RZ_IP_SHIFT   24UL
#define	RZ_IP_CH_MASK   0xFF0000UL
#define	RZ_IP_CH_SHIFT   16UL
#define	RZ_CLOCK_MASK   0xFF00UL
#define	RZ_CLOCK_SHIFT   8UL
#define	RZ_CLOCK_DIV_MASK   0xFFUL
#define	RZ_CLOCK_DIV_SHIFT   0UL
#define	RZ_IP_GTM   0UL /* General Timer */
#define	RZ_IP_SCI   1UL /* Serial Communications Interface */
#define	RZ_IP_SCIF   2UL /* Serial Communications Interface with FIFO */
#define	RZ_IP_RIIC   3UL /* I2C Bus Interface */
#define	RZ_IP_RSPI   4UL /* Renesas Serial Peripheral Interface */
#define	RZ_IP_DMAC   5UL /* Direct Memory Access Controller */
#define	RZ_IP_CANFD   6UL /* CANFD Interface (RS-CANFD) */
#define	RZ_IP_ADC   7UL /* A/D Converter */
#define	RZ_IP_WDT   8UL /* Watchdog Timer */
#define	RZ_CLOCK_ICLK   0UL /* Cortex-A55 Clock */
#define	RZ_CLOCK_I2CLK   1UL /* Cortex-M33 Clock */
#define	RZ_CLOCK_S0CLK   2UL /* DDR-PHY Clock */
#define	RZ_CLOCK_SPI0CLK   3UL /* SPI0 Clock */
#define	RZ_CLOCK_SPI1CLK   4UL /* SPI1 Clock */
#define	RZ_CLOCK_OC0CLK   5UL /* Octa0 Clock */
#define	RZ_CLOCK_OC1CLK   6UL /* Octa1 Clock */
#define	RZ_CLOCK_SD0CLK   7UL /* SDH0 Clock */
#define	RZ_CLOCK_SD1CLK   8UL /* SDH1 Clock */
#define	RZ_CLOCK_M0CLK   9UL /* VCP, LCDC Clock */
#define	RZ_CLOCK_M2CLK   10UL /* CRU, MIPI-DSI Clock */
#define	RZ_CLOCK_M3CLK   11UL /* MIPI-DSI, LCDC Clock */
#define	RZ_CLOCK_HPCLK   12UL /* Ethernet Clock */
#define	RZ_CLOCK_TSUCLK   13UL /* TSU Clock */
#define	RZ_CLOCK_ZTCLK   14UL /* JAUTH Clock */
#define	RZ_CLOCK_P0CLK   15UL /* APB-BUS Clock */
#define	RZ_CLOCK_P1CLK   16UL /* AXI-BUS Clock */
#define	RZ_CLOCK_P2CLK   17UL /* P2CLK */
#define	RZ_CLOCK_ATCLK   18UL /* ATCLK */
#define	RZ_CLOCK_OSCCLK   19UL /* OSC Clock */
#define	RZ_CLOCK(IP, ch, clk, div)
#define	RZ_CLOCK_GTM(ch)   RZ_CLOCK(GTM, ch, RZ_CLOCK_P0CLK, 1)
	Pack clock configurations in a 32-bit value as expected for the Device Tree clocks property on Renesas RZ/A.
#define	RZ_CLOCK_SCI(ch)   RZ_CLOCK(SCI, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_SCIF(ch)   RZ_CLOCK(SCIF, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_RIIC(ch)   RZ_CLOCK(RIIC, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_RSPI(ch)   RZ_CLOCK(RSPI, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_DMAC_NS(ch)   RZ_CLOCK(DMAC, ch, RZ_CLOCK_P1CLK, 1)
#define	RZ_CLOCK_CANFD(ch)   RZ_CLOCK(CANFD, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_ADC(ch)   RZ_CLOCK(ADC, ch, RZ_CLOCK_P0CLK, 1)
#define	RZ_CLOCK_WDT(ch)   RZ_CLOCK(WDT, ch, RZ_CLOCK_P0CLK, 1)

Macro Definition Documentation

RZ_CLOCK

#define RZ_CLOCK	(		IP,
			ch,
			clk,
			div
	)

Value:

        ((RZ_IP_##IP << RZ_IP_SHIFT) | ((ch) << RZ_IP_CH_SHIFT) | ((clk) << RZ_CLOCK_SHIFT) |      \
         ((div) << RZ_CLOCK_DIV_SHIFT))

RZ_CLOCK_ADC

#define RZ_CLOCK_ADC

(

ch

)

RZ_CLOCK(ADC, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_ATCLK

#define RZ_CLOCK_ATCLK   18UL /* ATCLK */

RZ_CLOCK_CANFD

#define RZ_CLOCK_CANFD

(

ch

)

RZ_CLOCK(CANFD, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_DIV_MASK

#define RZ_CLOCK_DIV_MASK   0xFFUL

RZ_CLOCK_DIV_SHIFT

#define RZ_CLOCK_DIV_SHIFT   0UL

RZ_CLOCK_DMAC_NS

#define RZ_CLOCK_DMAC_NS

(

ch

)

RZ_CLOCK(DMAC, ch, RZ_CLOCK_P1CLK, 1)

RZ_CLOCK_GTM

#define RZ_CLOCK_GTM

(

ch

)

RZ_CLOCK(GTM, ch, RZ_CLOCK_P0CLK, 1)

Pack clock configurations in a 32-bit value as expected for the Device Tree clocks property on Renesas RZ/A.

Parameters

ch	Peripheral channel/unit

RZ_CLOCK_HPCLK

#define RZ_CLOCK_HPCLK   12UL /* Ethernet Clock */

RZ_CLOCK_I2CLK

#define RZ_CLOCK_I2CLK   1UL /* Cortex-M33 Clock */

RZ_CLOCK_ICLK

#define RZ_CLOCK_ICLK   0UL /* Cortex-A55 Clock */

RZ_CLOCK_M0CLK

#define RZ_CLOCK_M0CLK   9UL /* VCP, LCDC Clock */

RZ_CLOCK_M2CLK

#define RZ_CLOCK_M2CLK   10UL /* CRU, MIPI-DSI Clock */

RZ_CLOCK_M3CLK

#define RZ_CLOCK_M3CLK   11UL /* MIPI-DSI, LCDC Clock */

RZ_CLOCK_MASK

#define RZ_CLOCK_MASK   0xFF00UL

RZ_CLOCK_OC0CLK

#define RZ_CLOCK_OC0CLK   5UL /* Octa0 Clock */

RZ_CLOCK_OC1CLK

#define RZ_CLOCK_OC1CLK   6UL /* Octa1 Clock */

RZ_CLOCK_OSCCLK

#define RZ_CLOCK_OSCCLK   19UL /* OSC Clock */

RZ_CLOCK_P0CLK

#define RZ_CLOCK_P0CLK   15UL /* APB-BUS Clock */

RZ_CLOCK_P1CLK

#define RZ_CLOCK_P1CLK   16UL /* AXI-BUS Clock */

RZ_CLOCK_P2CLK

#define RZ_CLOCK_P2CLK   17UL /* P2CLK */

RZ_CLOCK_RIIC

#define RZ_CLOCK_RIIC

(

ch

)

RZ_CLOCK(RIIC, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_RSPI

#define RZ_CLOCK_RSPI

(

ch

)

RZ_CLOCK(RSPI, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_S0CLK

#define RZ_CLOCK_S0CLK   2UL /* DDR-PHY Clock */

RZ_CLOCK_SCI

#define RZ_CLOCK_SCI

(

ch

)

RZ_CLOCK(SCI, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_SCIF

#define RZ_CLOCK_SCIF

(

ch

)

RZ_CLOCK(SCIF, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_SD0CLK

#define RZ_CLOCK_SD0CLK   7UL /* SDH0 Clock */

RZ_CLOCK_SD1CLK

#define RZ_CLOCK_SD1CLK   8UL /* SDH1 Clock */

RZ_CLOCK_SHIFT

#define RZ_CLOCK_SHIFT   8UL

RZ_CLOCK_SPI0CLK

#define RZ_CLOCK_SPI0CLK   3UL /* SPI0 Clock */

RZ_CLOCK_SPI1CLK

#define RZ_CLOCK_SPI1CLK   4UL /* SPI1 Clock */

RZ_CLOCK_TSUCLK

#define RZ_CLOCK_TSUCLK   13UL /* TSU Clock */

RZ_CLOCK_WDT

#define RZ_CLOCK_WDT

(

ch

)

RZ_CLOCK(WDT, ch, RZ_CLOCK_P0CLK, 1)

RZ_CLOCK_ZTCLK

#define RZ_CLOCK_ZTCLK   14UL /* JAUTH Clock */

RZ_IP_ADC

#define RZ_IP_ADC   7UL /* A/D Converter */

RZ_IP_CANFD

#define RZ_IP_CANFD   6UL /* CANFD Interface (RS-CANFD) */

RZ_IP_CH_MASK

#define RZ_IP_CH_MASK   0xFF0000UL

RZ_IP_CH_SHIFT

#define RZ_IP_CH_SHIFT   16UL

RZ_IP_DMAC

#define RZ_IP_DMAC   5UL /* Direct Memory Access Controller */

RZ_IP_GTM

#define RZ_IP_GTM   0UL /* General Timer */

RZ_IP_MASK

#define RZ_IP_MASK   0xFF000000UL

RZ_IP_RIIC

#define RZ_IP_RIIC   3UL /* I2C Bus Interface */

RZ_IP_RSPI

#define RZ_IP_RSPI   4UL /* Renesas Serial Peripheral Interface */

RZ_IP_SCI

#define RZ_IP_SCI   1UL /* Serial Communications Interface */

RZ_IP_SCIF

#define RZ_IP_SCIF   2UL /* Serial Communications Interface with FIFO */

RZ_IP_SHIFT

#define RZ_IP_SHIFT   24UL

RZ_IP_WDT

#define RZ_IP_WDT   8UL /* Watchdog Timer */